368 pages - mai 2023
ISBN papier : 9781789480214
ISBN ebook : 9781789490213

Code ERC :

PE6 Computer Science and Informatics
PE6_1 Computer architecture, pervasive computing, ubiquitous computing
PE6_10 Web and information systems, database systems, information retrieval and digital libraries, data fusion
PE7 Systems and Communication Engineering
PE7_2 Electrical engineering: power components and/or systems

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Les systèmes multiprocesseurs sur puce (MPSoC) sont des composants clés pour les applications complexes qui impliquent une grande pression sur la mémoire, les dispositifs de communication et les unités de calcul. Depuis vingt ans, MPSoC rassemble, lors d’un forum interdisciplinaire, des experts des systèmes matériels, des logiciels multicoeurs et des multiprocesseurs venus du monde entier. C’est pour célébrer le 20e anniversaire de MPSoC que cet ouvrage est publié, de même que le second tome sur les applications.

Systèmes multiprocesseurs sur puce 1 est consacré aux architectures. Il décrit les caractéristiques avancées des composants clés des MPSoC : les processeurs, la mémoire, l’interconnexion et les interfaces. Il détaille également les technologies permettant de construire des architectures MPSoC efficaces, en particulier l’utilisation de la mémoire et de sa technologie, le support et la cohérence des communications et des architectures de processeurs spécifiques pour les applications générales ou dédiées.

Partie 1. Les processeurs
Partie 2. La mémoire
Partie 3. L’interconnexion et les interfaces

Liliana Andrade

Liliana Andrade est maître de conférences au Laboratoire TIMA à l’Université Grenoble Alpes en France. Ses intérêts de recherche concernent la modélisation et validation, au niveau système, de systèmes sur puce et l’accélération de la simulation de systèmes hétérogènes.

Frédéric Rousseau

Frédéric Rousseau est professeur au Laboratoire TIMA à l’Université Grenoble Alpes en France. Ses recherches portent sur la conception et l’architecture de systèmes multiprocesseurs sur puce, le prototypage de systèmes matériels/logiciels et les architectures reconfigurables pour les systèmes embarqués.

Chapitre 1

Processeurs pour l’Internet des objets (pages : 15-41)

L’Internet des objets (IoT) permet un « monde intelligent » dans lequel plusieurs milliards de dispositifs communiquent pour fournir des fonctionnalités avancées. Ce chapitre analyse les exigences de calcul des dispositifs IoT et discute des capacités de processeurs qui prennent en charge la mise en œuvre efficace de tels dispositifs. Des exemples concrets de processeurs polyvalents, configurables et extensibles sont présentés.


Chapitre 2

Une approche qualitative de l’architecture pluricoeur (pages : 43-72)

Ce chapitre présente la conception du processeur pluri-cœur MPPA de troisième génération Kalray, dont les objectifs sont de combiner l’évolutivité des performances des GPGPU, l’efficacité énergétique des cœurs DSP et les capacités d’E/S des dispositifs FPGA. Ce processeur implémente une architecture à pluri-cœurs ciblant des systèmes cyberphysiques augmentés de capacités d’apprentissage automatique et une prise en charge moderne de la cybersécurité.


Chapitre 3

Plural, pluricoeur haute performance à faible consommation d’énergie (pages : 73-91)

Ce chapitre présente l’architecture pluri-cœur Plural qui combine plusieurs cœurs de processeur, un ordonnanceur matériel et une grande mémoire partagée sur puce. Elle utilise un modèle de programmation PRAM, de parallélisme au niveau des tâches et s’avère très efficace pour les applications DSP et d’apprentissage automatique. L’architecture Plural est hautement extensible et atteint de rapports élevés de performance/puissance.


Chapitre 4

Systèmes multiprocesseurs basés sur un ASIP pour l’efficacité des CNN (pages : 93-111)

Les réseaux de neurones convolutifs (CNN) utilisés pour l’analyse des signaux vidéo sont très gourmands en calculs. De telles applications embarquées nécessitent des implémentations efficaces en termes de coût et de puissance. Ce chapitre présente une solution basée sur un processeur de jeu d’instructions spécifique à l’application (ASIP) qui représente un bon compromis entre efficacité et programmabilité.


Chapitre 5

Relever le défi de la localité des données dans les MPSoC (pages : 115-153)

Les latences d’accès aux données et les goulots d’étranglement de la bande passante représentent des facteurs limitatifs majeurs pour l’efficacité de calcul des architectures multi-cœurs et pluri-cœurs. Ce chapitre porte sur deux approches visant à garantir que les données à traiter et les entités de calcul restent limitées dans l’espace : la cohérence de cache par région et l’accélération proche-mémoire.


Chapitre 6

mMPU, une architecture polyvalente de calcul dans la mémoire basée sur memristor (pages : 155-169)

Ce chapitre décrit l’architecture mMPU conçue pour utiliser des nouvelles technologies de mémoire non volatile, appelées memristors, pour exécuter différentes opérations logiques directement dans la mémoire, évitant ainsi le gaspillage d’énergie associé au mouvement des données. La méthode utilisée pour l’exécution de la logique en mémoire et la conception du contrôleur de mémoire sont présentées en détail.


Chapitre 7

Élimination des appels externes des accès mémoire dans la traduction binaire dynamique (pages : 171-203)

La traduction binaire dynamique des accès mémoire requière la traduction des adresses virtuelles de la cible simulée vers les adresses virtuelles de l’hôte qui effectue la simulation. Ce processus a un impact important sur le temps total de simulation. Ce chapitre défini une stratégie menant à une émulation des accès mémoire très rapide dans la traduction binaire dynamique.


Chapitre 8

Méthodes matérielles de distribution des accès en banc mémoire (pages : 205-240)

Les architectures multi-cœurs ont évolué vers des structures en grappe contenant chacune plusieurs cœurs et une mémoire locale partagée. Pour améliorer les performances, la mémoire locale est divisée en plusieurs bancs. Ce chapitre présente les solutions matérielles permettant d’améliorer les performances des accès multi-bancs, allant du codage d’adresse par fonction de hachage à l’utilisation de bancs mémoire supplémentaires.


Chapitre 9

NoC, la technologie de communication des MPSoC (pages : 243-275)

Ce chapitre explique l’histoire de la technologie d’interconnexion sur puce, des bus aux réseaux et aux NoC, détaillant les composants clés et les métriques. Ce chapitre spécule sur l’avenir de la technologie NoC ; synthèse automatique de topologie NoC, technologies de communication à distance sur puce, diagnostics intégrés pour optimiser les performances d’exécution, sécurité et sûreté au niveau du système.


Chapitre 10

Calcul de l’énergie minimale par ajustement des tensions d’alimentation et de seuil (pages : 277-307)

Ce chapitre présente un algorithme permettant de maintenir en permanence les processeurs au point de fonctionnement le plus économe en énergie en ajustant de manière appropriée la tension d’alimentation et la tension de seuil sous une contrainte de performance spécifique. Cet algorithme est applicable sur les processeurs haut de gamme, embarqués et ceux utilisés dans les nœuds de capteurs sans fil.


Chapitre 11

Cohérence des communications lors de la migration de tâches matérielles (pages : 309-343)

La capacité à stopper, migrer et reprendre une application sur un ensemble de nœuds virtualisés dans le nuage devient un service essentiel où les accélérateurs FPGA offrent de très bonnes performances. Dans ce chapitre, un protocole de communication qui gère les données de communication lors de la migration de tâches entre FPGA est présenté.