Systèmes multiprocesseurs sur puce 1

L’Internet des objets (IoT) permet un « monde intelligent » dans lequel plusieurs milliards de dispositifs communiquent pour fournir des fonctionnalités avancées. Ce chapitre analyse les exigences de calcul des dispositifs IoT et discute des capacités de processeurs qui prennent en charge la mise en œuvre efficace de tels dispositifs. Des exemples concrets de processeurs polyvalents, configurables et extensibles sont présentés.

Ce chapitre présente la conception du processeur pluri-cœur MPPA de troisième génération Kalray, dont les objectifs sont de combiner l’évolutivité des performances des GPGPU, l’efficacité énergétique des cœurs DSP et les capacités d’E/S des dispositifs FPGA. Ce processeur implémente une architecture à pluri-cœurs ciblant des systèmes cyberphysiques augmentés de capacités d’apprentissage automatique et une prise en charge moderne de la cybersécurité.

Ce chapitre présente l’architecture pluri-cœur Plural qui combine plusieurs cœurs de processeur, un ordonnanceur matériel et une grande mémoire partagée sur puce. Elle utilise un modèle de programmation PRAM, de parallélisme au niveau des tâches et s’avère très efficace pour les applications DSP et d’apprentissage automatique. L’architecture Plural est hautement extensible et atteint de rapports élevés de performance/puissance.

Les réseaux de neurones convolutifs (CNN) utilisés pour l’analyse des signaux vidéo sont très gourmands en calculs. De telles applications embarquées nécessitent des implémentations efficaces en termes de coût et de puissance. Ce chapitre présente une solution basée sur un processeur de jeu d’instructions spécifique à l’application (ASIP) qui représente un bon compromis entre efficacité et programmabilité.

Les latences d’accès aux données et les goulots d’étranglement de la bande passante représentent des facteurs limitatifs majeurs pour l’efficacité de calcul des architectures multi-cœurs et pluri-cœurs. Ce chapitre porte sur deux approches visant à garantir que les données à traiter et les entités de calcul restent limitées dans l’espace : la cohérence de cache par région et l’accélération proche-mémoire.

Ce chapitre décrit l’architecture mMPU conçue pour utiliser des nouvelles technologies de mémoire non volatile, appelées memristors, pour exécuter différentes opérations logiques directement dans la mémoire, évitant ainsi le gaspillage d’énergie associé au mouvement des données. La méthode utilisée pour l’exécution de la logique en mémoire et la conception du contrôleur de mémoire sont présentées en détail.

La traduction binaire dynamique des accès mémoire requière la traduction des adresses virtuelles de la cible simulée vers les adresses virtuelles de l’hôte qui effectue la simulation. Ce processus a un impact important sur le temps total de simulation. Ce chapitre défini une stratégie menant à une émulation des accès mémoire très rapide dans la traduction binaire dynamique.

Les architectures multi-cœurs ont évolué vers des structures en grappe contenant chacune plusieurs cœurs et une mémoire locale partagée. Pour améliorer les performances, la mémoire locale est divisée en plusieurs bancs. Ce chapitre présente les solutions matérielles permettant d’améliorer les performances des accès multi-bancs, allant du codage d’adresse par fonction de hachage à l’utilisation de bancs mémoire supplémentaires.

Ce chapitre explique l’histoire de la technologie d’interconnexion sur puce, des bus aux réseaux et aux NoC, détaillant les composants clés et les métriques. Ce chapitre spécule sur l’avenir de la technologie NoC ; synthèse automatique de topologie NoC, technologies de communication à distance sur puce, diagnostics intégrés pour optimiser les performances d’exécution, sécurité et sûreté au niveau du système.

Ce chapitre présente un algorithme permettant de maintenir en permanence les processeurs au point de fonctionnement le plus économe en énergie en ajustant de manière appropriée la tension d’alimentation et la tension de seuil sous une contrainte de performance spécifique. Cet algorithme est applicable sur les processeurs haut de gamme, embarqués et ceux utilisés dans les nœuds de capteurs sans fil.

La capacité à stopper, migrer et reprendre une application sur un ensemble de nœuds virtualisés dans le nuage devient un service essentiel où les accélérateurs FPGA offrent de très bonnes performances. Dans ce chapitre, un protocole de communication qui gère les données de communication lors de la migration de tâches entre FPGA est présenté.